디지털공학 자료실 예비보고서 - 플립플롭 Up LL

디지털공학 자료실 예비보고서 - 플립플롭 Up
 

1.실험 제목

플립플롭

2.실험 목적

순서논리회로의 기반이 되는 플립플롭을 RS, D, T, JK , 주종플립플롭 등을 대상으로 하여 동작 원리를 살펴보고 전반적인 이해를 도모하도록 한다.

3.관련 이론

(1)RS 플립플롭

동기식 RS 플립플롭은 S단자와 R단자에 입력을 가하되 인가되는 클록 CK에 의해 회로의 동작 여부가 결정되는 트리거형 플립플롭이다. 플립플롭은 상승에지 플립플롭과 하강 에지 플립플롭으로 나누어지는데 다음 그림은 상승에지 플립플롭만 나타낸다.



S
R
CLK
Q(t+1)

0
0
↑
Q(t)
불변
0
1
↑
0
리셋 상태
1
0
↑
1
세트 상태
1
1
↑
?
불확실
X
X
0/1
Q(t)
불변
S
Q
CLK

R

동작 특성표 에서 윗 방향의 화살표는 플립플롭이 상승에지에서 트리거 된다는 것을 의미한다. CLK 신호의 상승-에지 순간에 입력 값들이 S〓1 R〓0 이라면, SR 플립플롭은 세트조건이 만족되어, 다음 상태인 Q(t+1)〓1 이 된다. 반면에, 그 순간의 입력 값들이 S〓0, R〓1 이라면, Q(t+1)〓0이 된다. 그리고 CLK 신호가 변하지 않고 0 혹은 1을 유지하고 있는 동안에는 입력 신호로 어떤 값이 들어오든, 상태는 변하지 않고 이전상태인 Q(t)를 그대로 유지한다. 또한 입력 신호가 모두 1인 경우에는 플립플롭의 출력이 불확실한 상태가 된다. 이와 같이 CLK 신호의 트리거 에지에서 입력 신호에 응답하여 출력을 발생하는 플립플롭을 동기식 회로라고 부른다.

(2) D플립플롭

D플립플롭은 1비트의 정보를 저장할 때 사용된다. S-R 플립플롭에 반전 기를 추가하면 양의 에지 트리거 형태의 D플립플롭을 만들 수 있다. 또한 단 하나의 입력 D와 클럭 입력을 가지고 있다. 클럭 펄스가 가해지는 동안 입력 D가 1 이면 플립플롭은 세트되며, 클럭 펄스의 상승 에지에서 플립플롭은 입력 D의 1 상태를 저장한다. 클럭 펄스가 가해지는 동안 입력 D가 0이면 플립플롭은 리셋 되고 클럭 펄스의 선두 에지에서 플립플롭은 입력D의 0 상태를 저장한다. 즉 에지트리거 D플립플롭은 세트 상태에서 1을 저장하고 리셋 상태에서는 0을 저장한다.


입력
현재 상태
다음 상태
D
Q(t)
Q(t+1)
0
0
0
0
1
0
1
0
1
1
1
1


(3)JK 플…(생략)
 

       
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